弊社では、ただいま若干名の社員を募集しております。
下記の募集要項をご覧いただき、お電話またはお問合せフォームよりご連絡ください。
尚、 未経験者も委細面談をいたしますので、まずはお問合せください。
(1) LSI回路設計者
Verilog-HDL,VHDLでのASIC又はFPGAでの 論理回路設計及び論理合成
給与・待遇
専門・短大卒：月給１９万５０００円
大卒：月給２０万８０００円
上記金額は未経験者の最低給与額です。
勤務時間 9:00~17:30(所定労働時間７時間30分、休憩60分)
フレックスタイム制(コアタイム10:00～15:00)
社会保険完備(健康保険、厚生年金保険、雇用保険、労災保険)
賞与あり、交通費全額支給、住居手当、残業手当、昼食補助(チケットレストラン)
退職金制度、産前・産後休暇/育児休暇制度あり
休日・休暇
完全週休２日制 (土･日・祝日）
有給休暇、夏季休暇、年末年始休暇、慶弔休暇、育児休暇
